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超星学习通数字逻辑-2024秋作业答案 (2)

数字逻辑-2024秋

学校: 无

问题 1: 1. 组合逻辑电路的输出与输入关系不可用（）描述。

选项:

A. Verilog HDL语句

B. 波形图

C. 状态图

D. 卡诺图

答案: 状态图

问题 2: 2. 十进制数33的8421BCD码为（ ）。

选项:

A. 00110011

B. 11001100

C. 011011

D. 01100110

答案: 00110011

问题 3: 3. 能实现1位二进制数带进位加法运算的是（ ）。

选项:

A. 运算器

B. 半加器

C. 全加器

D. 加法器

答案: 全加器

问题 4: 4. BCD码1001 0001 0010对应的十进制数是（）

选项:

A. 2322

B. 912

答案: 912

问题 5: 5. 组合逻辑电路通常由（）组合而成

选项:

A. 触发器

B. 寄存器

C. 门电路

D. 计数器

答案: 门电路

问题 6: 6. a1,a2,a3,a4是四位二进制码，若电路采用奇校验，则校验位P的逻辑表达式为（）。

选项:

A. a1⊕a2⊕a3⊕a4⊕1

B. a1a2a3a4+1

C. a1⊕a2⊕a3⊕a4⊕0

D. a1+a2+a3+a4+1

答案: a1⊕a2⊕a3⊕a4⊕1

问题 7: 7. 已知下图编码变换电路，其中A3-A0和B3-B0是2个4位的输入端，S3-S0是4位输出端, Ci是进位输入端，Co是进位输出端。若接到输入端A3-A0的信号b3-b0为8421BCD码，说明电路输出端S3-S0的信号是什么编码？

选项:

A. 格雷码

B. 5421码

C. 余3码

D. 2421码

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问题 8: 8. 行波进位加法器的进位信号采用（）传递，而并行加法器的进位信号采用（）传递。

选项:

A. 超前，超前

B. 逐位，超前

C. 超前，逐位

D. 逐位，逐位

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问题 9: 9. 逻辑函数

选项:

A. A=0, B=0

B. A=1, C=0

C. B=C=0

D. B=C=1

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问题 10: 10. 下图所示电路的逻辑功能是( )。

选项:

A. 选择器（三选一）

B. 一致性表决（当输入完全一致时，输出为“1”）

C. 算术加法（三个1位二进制数相加求和）

D. 多数表决（三人多数表决）

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问题 11: 11. 求出下列2的补码的十进制值 0111011110 （第1空） 1011100111 （第2空）

选项:

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问题 12: 12. 判断下列8位2的补码数运算是否有溢出

选项:

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问题 13: 13. 求出下列无符号数的十进制值 (1011100111)2 （第1空） (3751)8 （第2空） (A25F)16 （第3空）

选项:

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问题 14: 14. 35的8位补码为( )。

选项:

答案: 请关注公众号【九八五题库】查看答案

问题 15: 15. -78的8位补码为

选项:

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问题 16: 1. 从电路结构上来说，译码器和分配器是同一种器件。该描述是否正确（）

选项:

A. 错误

B. 正确

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问题 17: 2. 以下Verilog代码描述的是（）。 module Func_ex1 (W, En, Y); input [1:0]W; input En; output reg [0:3] Y; always @(W, En) case ({En,W}) 3'b100: Y = 4'b1000; 3'b101: Y = 4'b0100; 3'b110: Y = 4'b0010; 3'b111: Y = 4'b0001; default: Y = 4'b0000; endcase endmodule

选项:

A. 译码器

B. 数码驱动器

C. 编码器

D. 选择器

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问题 18: 3. 低电平译码器可以配合（）实现逻辑函数。

选项:

A. 或非门

B. 或门

C. 与门

D. 与非门

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问题 19: 4. 下列数字电路中不是组合逻辑电路的是( )。

选项:

A. 计数器

B. 多路选择器

C. 译码器

D. 编码器

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问题 20: 5. 用2选1多路选择器实现如下逻辑函数，正确的是（）。

选项:

A.

B.

C.

D.

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问题 21: 6. 函数

选项:

A.

B.

C.

D.

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问题 22: 7. 用译码器实现函数f(w1,w2,w3)=∑m(0,2,5,7)正确的是（）

选项:

A.

B.

C.

D.

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问题 23: 8. 实现多输入、单输出逻辑函数, 应选( )。

选项:

A. 多路选择器

B. 译码器

C. 编码器

D. 数据分配器

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问题 24: 9. 以下二进制码1010110，需要作偶校验，则增加的偶校验位应为( )

选项:

A. 1

B. 3

C. 2

D. 0

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问题 25: 10. 以下Verilog代码描述的是（）。 module Func_ex2 (W, S, f); input [0:3] W; input [1:0] S; output reg f; always @(W, S) case (S) 0: f = W[0]; 1: f = W[1]; 2: f = W[2]; 3: f = W[3]; endcase endmodule

选项:

A. 1-4分配器

B. 4-1选择器

C. 2-4译码器

D. 4-2编码器

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问题 26: 11. 二进制数1010110的典型格雷码是（）

选项:

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问题 27: 12. 用选择器实现逻辑函数，通常的方法有（）

选项:

A. 公式法（表达式比较）

B. 卡诺图法

C. 香农定理展开

D. 真值表法

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问题 28: 1. 以下电路模块是一个3位二进制计数器，其中Load是同步加载信号。如下连接实现了一个（）计数器。

选项:

A. 六进制，计数范围1~6

B. 四进制，计数范围0~3

C. 六进制，计数范围0~5

D. 五进制，计数范围1~5

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问题 29: 2. 对于T触发器，若现态Q(t)= 1，要使次态Q(t+1)=0,则输入T=( )。

选项:

A. T=0

B. T=1

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问题 30: 3. 在Verilog HDL中，假设时钟信号是Clock，描述该时钟上升沿的正确方式是（）。

选项:

A. negedge Clock

B. posedge clock

C. posedge Clock

D. negedge clock

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问题 31: 4. 请选择正确选项填入（空）中补充完成低电平有效的异步清零输入（Resetn）的T触发器的Verilog代码。 module tflflipflflop (T, Clock, Resetn, Q); input T, Clock, Resetn; output reg Q; always @(（空）, posedge Clock) if (!Resetn) Q <= 0; else if (T) Q <= ~Q; endmodule

选项:

A. posedge Resetn

B. !Resetn

C. Resetn

D. negedge Resetn

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问题 32: 5. 阅读如下Verilog HDL代码，请问功能描述正确的是（）。 module seq_device (R, Clock, L, E, up_down, Q); parameter n = 8; input [n-1:0] R; input Clock, L, E, up_down; output reg [n-1:0] Q; always @(posedge Clock) if (L) Q <= R; else if (E) Q <= Q + (up_down ? 1 : -1); endmodule

选项:

A. 移位寄存器

B. 可逆计数器

C. 递增计数器

D. 递减计数器

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问题 33: 6. 以下触发器Q端的工作波形正确的是（）。

选项:

A. Qa

B. Qc

C. 均不正确

D. Qb

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问题 34: 7. 以下器件不是存储元件的是（）。

选项:

A. 触发器

B. 寄存器

C. 计数器

D. 数据选择器

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问题 35: 8. 已知有一个4位二进制递增计数器，具有同步预置端Preset、异步清零端Clear和进位输出Co，现在欲设计一个计数状态从0到8的九进制计数器，请问正确的是（）。

选项:

A. 采用反馈清零法，从状态8反馈

B. 采用反馈置数法，从状态9反馈

C. 采用反馈置数法，用进位输出Co反馈

D. 采用反馈清零法，从状态9反馈

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问题 36: 9. 设计同步时序逻辑电路时，若有6个状态，至少需要选用( )个触发器。

选项:

A. 4

B. 1

C. 2

D. 3

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问题 37: 10. 对于D触发器，若现态Q(t)= 0，要使次态Q(t+1)=0,则输入D=( )。

选项:

A. D=x

B. D=1

C. D=0

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问题 38: 11. 阅读如下Verilog HDL代码，请问有关描述错误的是（）。 module flipflop (D, Clock, Resetn, Q); input D, Clock, Resetn; output reg Q; always @(negedge Resetn, negedge Clock) if (!Resetn) Q <= 0; else Q <= D; endmodule

选项:

A. 描述了一个D触发器

B. 该器件采用下降沿触发

C. 该器件采用异步清零方式

D. 该器件采用同步清零方式

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问题 39: 12. 以下触发器的时钟触发机制是（）。

选项:

A. 低电平触发

B. 高电平触发

C. 下降沿触发

D. 上升沿触发

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问题 40: 13. 以下触发器的时钟触发机制是（）。

选项:

A. 下降沿触发

B. 高电平触发

C. 低电平触发

D. 上升沿触发

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问题 41: 14. 在Verilog HDL中，非阻塞赋值的运算符是（）。

选项:

A. :=

B. <=

C. ==

D. =

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问题 42: 15. 在同步方式下，JK触发器的现态为0，要使次态为1，则应使（）。

选项:

A. J=0, K=d

B. J=K=0

C. J=1, K=d

D. J=d，K=0

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问题 43: 16. 以下电路模块是一个3位二进制计数器，其中Load是异步加载信号。如下连接实现了一个（）计数器。

选项:

A. 六进制，计数范围0~5

B. 六进制，计数范围1~6

C. 五进制，计数范围0~4

D. 四进制，计数范围0~3

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